基于FPGA用HDL语言设计的12小时制时钟

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文件名称：基于FPGA用HDL语言设计的12小时制时钟

文件大小：1.37MB

文件格式：RAR

更新时间：2015-11-18 11:28:41

FPGA VHDL 23小时时钟

基于FPGA用HDL语言设计的12小时制时钟，分模块设计