文件名称：跨时钟域设计.zip
文件大小：4.98MB
文件格式：ZIP
更新时间：2023-04-07 10:37:11
跨时钟域设计 Verilog
基于SystemVerilog的跨时钟域设计与验证，翻译Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog
【文件预览】：
CummingsSNUG2008Boston_CDC.pdf
基于SystemVerilog的跨时钟域设计与验证（翻译）.pdf