文件名称：基于的Verilog HDLDDS设计与仿真
文件大小：209KB
文件格式：PDF
更新时间：2013-04-16 15:04:19
Verilog HDL DDS
详细 阐~-t'l用 QuartusII实现 DDS(直接数 字频 率合成 器)模块 的方法和 步骤 。首 先分析 DDS的设计原 理 ，并 对其进行 系统建模，利用Verilog HDL实现设计并在开发环境下进行功能仿真，选用现场可编程器件 FPGA作为目标器件， 得到可以重构的 IP核，其可以很方便地实现复杂的调频、调相和调幅功能。利用该方法实现的 DDS模块具有更广泛的实际 意义和更良好 的实用性 。