文件名称：带流水线的类MIPS CPU verilog源代码
文件大小：703KB
文件格式：RAR
更新时间：2012-10-02 16:41:52
流水线 MIPS CPU verilog quartus
1. 哈佛存储器结构，大端格式； 2. 类MIPS精简指令集，支持子程序调用和软中断； 3. 实现了乘除法； 4. 五级流水线，工作频率可达80MHz（每个时钟周期一条指令，不计流水线冲突）。 内含详细文档。
【文件预览】：
DataCycle
----源代码()
--------membus.v(2KB)
--------pc.v(703B)
--------Newdefine.h(4KB)
--------mux.v(3KB)
--------regfile.v(1KB)
--------ALU.v(4KB)
--------test.v(2KB)
--------newsignexpand.v(1KB)
--------DataCycle1.v(11KB)
--------branchlogic.v(703B)
--------decoder.v(4KB)
--------carry_save_mult.v(5KB)
--------pipeline.v(940B)
--------shifter32.v(716B)
--------DataCycle.v(5KB)
--------divide1.v(4KB)
--------timescale.v(79B)
--------div_array.v(1KB)
----编译器()
--------newAssembler.exe(552KB)
--------out.txt(680B)
--------in.txt(253B)
--------newAssembler.cpp(5KB)
--------rule.txt(861B)
----NewInstructions.xlsx(42KB)
----未命名-1.bmp(754KB)
----Thumbs.db(9KB)
----CPU实验报告.pdf(470KB)
----DataCycle RTL map.jpg(333KB)