MIPS五级流水线CPU(verilog实现)

【文件属性】：
文件名称：MIPS五级流水线CPU(verilog实现)
文件大小：369KB
文件格式：ZIP
更新时间：2021-12-27 04:46:34
CPU VERILOG PIPE LINING 计算机组成原理课程实验：一个MIPS五级流水线CPU 内含全部源代码和实验文档，verilog实现，开发平台为ISE

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Lab7 流水线CPU.docx
lab7 流水线CPU
----DataRam_coe.coe(326B)
----download.v(1KB)
----Reg.v(752B)
----Forwarding.v(1KB)
----top.v(729B)
----CPUdl.v(10KB)
----topucf.ucf(2KB)
----Decode.v(7KB)
----BranchTest.v(1KB)
----INstructionRom_coe.coe(275B)
----Mux4.v(813B)
----Registers.v(1KB)
----HazardDetector.v(770B)
----ALU.v(2KB)
----Sequence.v(729B)
----InstructionROM.v(733B)
----CPU.v(9KB)
----InstructionRomDl.v(655B)
----InstrDef.v(2KB)
----DataRam.v(1KB)
----DataRamDl.v(713B)