DDS时钟采用FPGA实现的基本代码verilog

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文件名称：DDS时钟采用FPGA实现的基本代码verilog

文件大小：3.81MB

文件格式：RAR

更新时间：2022-09-02 15:48:28

FPGA DDS verilog

DDS时钟采用FPGA实现的基本代码，采用Quartus II 13进行编译，输出12位，输出为正弦波。内附Modelsim SE调试代码，仿真通过