文件名称：VHDL语言编写4位加法器
文件大小：174KB
文件格式：RAR
更新时间：2017-06-16 03:14:51
VHDL Quartus 加法器
VHDL设计的一个4位二进制加法器，实现两个4位二进制数相加
【文件预览】：
adder4
----adder.qsf(2KB)
----adder.flow.rpt(4KB)
----adder.fit.eqn(2KB)
----adder.map.rpt(14KB)
----adder.map.summary(383B)
----adder.qws(702B)
----adder.qpf(899B)
----adder.done(26B)
----db()
--------adder.cbx.xml(87B)
--------adder.sld_design_entry.sci(134B)
--------adder.signalprobe.cdb(329B)
--------adder.map.qmsg(3KB)
--------adder.asm.qmsg(2KB)
--------adder.cmp.logdb(4B)
--------adder.eco.cdb(141B)
--------adder.db_info(136B)
--------adder.fit.qmsg(10KB)
--------adder.map.hdb(5KB)
--------adder.rtlv_sg_swap.cdb(158B)
--------adder.sgdiff.cdb(1KB)
--------adder.hier_info(469B)
--------adder.dbp(0B)
--------adder.cmp2.ddb(38KB)
--------adder.map.logdb(4B)
--------adder.cmp.tdb(2KB)
--------adder.cmp.qrpt(0B)
--------adder.asm_labs.ddb(63KB)
--------adder.cmp0.ddb(44KB)
--------adder.pre_map.cdb(1KB)
--------adder.sld_design_entry_dsc.sci(134B)
--------adder.psp(0B)
--------adder.rtlv.hdb(6KB)
--------adder.cmp.cdb(4KB)
--------adder.map.cdb(1KB)
--------adder.hif(503B)
--------adder.pre_map.hdb(6KB)
--------adder.tan.qmsg(6KB)
--------adder.rtlv_sg.cdb(999B)
--------adder.cmp.rdb(12KB)
--------adder.cmp.hdb(6KB)
--------adder.syn_hier_info(0B)
--------adder.(0).cnf.cdb(1KB)
--------adder.(0).cnf.hdb(492B)
--------adder.sgdiff.hdb(6KB)
----adder.pin(19KB)
----adder.pof(512KB)
----adder.tan.summary(712B)
----adder.asm.rpt(7KB)
----adder.fit.rpt(62KB)
----adder.sof(148KB)
----adder.vhd(579B)
----adder.fit.summary(486B)
----adder.map.eqn(2KB)
----adder.tan.rpt(8KB)