（verilog）简化的RISC CPU设计（夏宇闻老师书上的）

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文件名称：（verilog）简化的RISC CPU设计（夏宇闻老师书上的）

文件大小：355KB

文件格式：RAR

更新时间：2023-10-04 09:30:14

verilog Quartus Modelsim

已经完成调试，在Quartus13.1上综合和仿真无误，波形正确。改了点复位和时钟gen的时钟触发沿。