夏宇闻_RISC_CPU之modelsim实现

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文件名称：夏宇闻_RISC_CPU之modelsim实现

文件大小：95KB

文件格式：7Z

更新时间：2017-04-06 15:16:24

RISC_CPU verilog modelsim

经验证过的夏宇闻老师的verilog数字系统设计教程的RISC_CPU代码，使用的modelsim建立的工程，试验仿真成功