文件名称：带fifo的Verilog uart模块（单.v文件）
文件大小：2KB
文件格式：ZIP
更新时间：2021-05-07 18:21:57
FIFO Verilog uart
参考黑金的串口收发，将串口收发和fifo写在一个.v文件中，操作接口主要变为fifo，rx_fifo_empty!=1时，有收到数据，读出来即可，发送串口只需要往fifo中存入数据。接收时判断起始位为低和停止位为高，防止上电前串口上一直有数据发送进来而引起的误码。
【文件预览】：
uart_fifo.v
uart_example.v