文件名称：基于DDR2的FIFO设计
文件大小：1.8MB
文件格式：PDF
更新时间：2021-01-30 08:53:51
FIFO DDR2
MIG2.0是Xilinx内嵌在ISE中用来生成各种IP核的软件工具，可以用它来直接生成DDR2控制器设计模块，模块包含可*修改的HDL源代码和约束文件。用户可以在MIG的GUI图形界面根据所选的存储器件选择对应模板、总线宽度和速度级别，并设置CAS延迟、突发长度、引脚分配等关键参数。如果所选器件与MIG所列模板不相符，可在代码生成后灵活修改这些代码。 DDR2 SDRAM控制器参考设计主要包含四个模块：Infrastructure module(基础模块)、Data_Path module(数据通道模块)、Controller module（控制模块）和IOBs module（输入输出接口模块）。