基于VerilogHDL语言的可综合性设计

【文件属性】：

文件名称：基于VerilogHDL语言的可综合性设计

文件大小：48KB

文件格式：DOC

更新时间：2022-05-21 08:43:52

Verilo RTL级描述

本文介绍了综合在逻辑设计中的重要作用及其相关概念。针对综合过程，总结出了编写可综合模型要遵守的原则，并通过几个例子，来说明违反这些原则如何会导致验证时功能上的不一致。