文件名称：Digital-electronics-1:VUT_FEKT_DE1
文件大小：5.95MB
文件格式：ZIP
更新时间：2024-04-22 10:33:15
VHDL
Digital-electronics-1 VUT_FEKT_DE1 托托·杰·库尔齐瓦 托托·杰塔基·库尔齐瓦 文本je tlusty Tento text je take tlusty Nadpis 2 Predmet 1 马蒂卡 Elektro 泽列尼娜 Ovoce 赫鲁斯卡 斯维斯卡 Nadpis 3 第一栏 第二栏 单元格1 单元格2 狗 猫 -- definice entity... entity my_and is port (IN1, IN2 : in std_logic ; OUT1: out std_logic ); end entity ; -- ...a architektury architecture example of my_and is begin OUT1 <= IN1 and IN2; end example ;