Verilog加法器代码

【文件属性】：
文件名称：Verilog加法器代码
文件大小：186KB
文件格式：RAR
更新时间：2020-12-19 12:42:11
Verilog加法器 Verilog加法器代码，可以通过Vivado运行

【文件预览】：
1_adder
----lcd_module.dcp(173KB)
----testbench.v(900B)
----adder.v(554B)
----实验一要求.docx(16KB)
----adder.xdc(3KB)
----adder_display.v(4KB)