【文件属性】:
文件名称:Verilog四位并行乘法器
文件大小:67KB
文件格式:DOC
更新时间:2015-06-01 16:51:20
Verilog 并行乘法器
4位并行乘法器的电路设计与仿真
1. 实现4位并行乘法器的电路设计;
2. 带异步清零端;
3. 输出为8位;
4. 单个门延迟设为5 ns。
网友评论
- 谢谢楼主,希望有用
- 比较全面 适合参考
- 看起来还不错
- 还挺适合参考的