4位加法器的VHDL（全套仿真实现）

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文件名称：4位加法器的VHDL（全套仿真实现）

文件大小：375KB

文件格式：RAR

更新时间：2013-05-28 11:19:21

VHDL　ＱｕａａｒｔｕｓＩＩ工程　 加法器 数据流描述 行为描述 结构描述　

采用VHDL三种描述方式进行了加法的设计，每个工程都带有仿真波形，用QuartusＩＩ 做的。