数字时钟设计，用的是vhdl语言

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文件名称：数字时钟设计，用的是vhdl语言
文件大小：203KB
文件格式：DOC
更新时间：2016-10-15 02:31:59
多功能数字钟 根据以上对于多功能数字钟的功能的描述，可以将整个的电路设计分为以下几个模块： 分频模块：由于实验电路板上所能提供的只有1Khz和6Mhz的信号，而本设计过 程的即时以及跑表模块需要1hz、100hz和4hz的时钟信号。 控制模块：为达到多动能数字钟在计时、校时、显示日历、跑表等不同的模块之间 切换，需要控制模块产生时序要不相冲突的控制信号，保证各个模块的功能有序的执行。 计时模块：在输入的1hz时钟信号，产生显示的AM、PM、时、分、秒信号，由 于要涉及到后面的校时模块，这里采用带有置数的计时模块，在load信号控制下将校时模块设定的时间转载至初始值，在初始值的基础上正常计时。 校时模块：当功能切换至校时模块时，本程序采用在外部按键的上升沿即：每按动 一次校时键对应显示相应加1。 万年历模块：在计时模块的进位输出信号（每次跳动代表一年），产生显示的年、月、 日、星期、是否闰年信号，同样类似于计时模块考虑到后面的校正日历模块，这里同样采用带有置数的计时模块，在load信号控制下将校正日历模块设定的日历转载至初始值，在初始值的基础上正常计时。 6. 校正日历模块：切换至该模块时，采用外部按键的上升沿：每按动一次校正键对应的显示相应的加1。 闹钟模块：这里采用和校时模块同样的电路设定闹钟的时间，一旦触发信号为高电 平，触发音乐播放模块，播放歌曲《两只蝴蝶》，不按停止键播放一分钟自动停止。 跑表模块：采用显示毫秒、秒、分的显示格式，并设有stop按钮和reset按钮。 9. 显示模块：采用从控制模块中出来的mode 信号为变量，跟随该信号的变化，选着不同的模块的输出信号，通过两个译码器输出数据连接到数码管显示。 以上简单的介绍了构成电路的几大模块，下面给出本设计电路的总的模块化示意图： 1）10分频模块： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin10 is port (clk_in:in std_logic;- - 输入时钟信号 　　　　 clk_out:buffer std_logic);- -输出时钟信号 end fenpin10; architecture rtl of fenpin10 is