文件名称：基于VHDL语言的数字时钟设计
文件大小：2KB
文件格式：RAR
更新时间：2011-12-02 16:12:05
vhdl 数字
分为四个模块分别是分频器、计数置数器、扫描显示电路、转换电路 在max+plusII中进行编译即可
【文件预览】：
jla1211
----saomiao.vhd(982B)
----zhuanhuan.vhd(662B)
----jishuset.vhd(2KB)
----fenpin.vhd(584B)
----说明.txt(137B)
基于VHDL语言的数字时钟设计
【文件属性】：
【文件预览】：
jla1211
----saomiao.vhd(982B)
----zhuanhuan.vhd(662B)
----jishuset.vhd(2KB)
----fenpin.vhd(584B)
----说明.txt(137B)
【文件预览】：
jla1211
----saomiao.vhd(982B)
----zhuanhuan.vhd(662B)
----jishuset.vhd(2KB)
----fenpin.vhd(584B)
----说明.txt(137B)