用VHDL设计100进制加减计数器

【文件属性】：
文件名称：用VHDL设计100进制加减计数器
文件大小：302KB
文件格式：RAR
更新时间：2013-07-21 16:35:35
计数器 这是用VHDL设计的100进制的加减计数器

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jia jiamjishi qi 0-99
----cont10.sof(235KB)
----cont10.qsf(3KB)
----cont10.sim.rpt(12KB)
----cont10.map.summary(452B)
----cont10.asm.rpt(7KB)
----db()
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--------cont10.sim.hdb(4KB)
--------prev_cmp_cont10.sim.qmsg(4KB)
--------cont10.pre_map.cdb(3KB)
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--------cont10.lpc.txt(1KB)
--------cont10.cmp.cdb(8KB)
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--------prev_cmp_cont10.qmsg(4KB)
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--------cont10.map.logdb(4B)
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--------cont10.syn_hier_info(0B)
--------cont10.(0).cnf.cdb(3KB)
--------cont10.tmw_info(304B)
----incremental_db()
--------compiled_partitions()
--------README(653B)
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----cont10.vhd.bak(903B)
----cont10.tan.summary(2KB)
----cont10.map.rpt(21KB)
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----cont10.fit.rpt(78KB)
----cont10.qws(532B)