FPGA设计16进制加减计数器

【文件属性】：
文件名称：FPGA设计16进制加减计数器
文件大小：571KB
文件格式：DOC
更新时间：2014-04-08 17:25:27
16进制加减计数器 用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。