FPGA设计16进制加减计数器

时间：2014-04-08 17:25:27
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文件名称：FPGA设计16进制加减计数器

文件大小：571KB

文件格式：DOC

更新时间：2014-04-08 17:25:27

16进制加减计数器

用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。

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网友评论

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