文件名称：verilog语言的FPGA数字锁相环PLL实现
文件大小：198KB
文件格式：ZIP
更新时间：2018-08-26 03:48:53
verilog fpga pll
使用verilog语言实现的FPGA数字锁相环（pll）
【文件预览】：
dpll3
----dpd.map.summary(369B)
----dpd.pin(19KB)
----dpd.fit.smsg(513B)
----dpd.asm.rpt(8KB)
----dpd.map.rpt(15KB)
----dpd.fit.summary(474B)
----dpd.qpf(900B)
----dpd.flow.rpt(4KB)
----db()
--------dpd.sld_design_entry.sci(134B)
--------dpd.cmp.logdb(4B)
--------dpd.rtlv_sg.cdb(940B)
--------dpd.eco.cdb(141B)
--------dpd.sim.rdb(2KB)
--------dpd.signalprobe.cdb(334B)
--------dpd.cmp.hdb(5KB)
--------dpd.asm.qmsg(2KB)
--------dpd.rtlv.hdb(5KB)
--------dpd.sgdiff.hdb(5KB)
--------dpd.sim.hdb(2KB)
--------dpd.map.cdb(1KB)
--------dpd.pre_map.cdb(980B)
--------dpd.map.hdb(5KB)
--------dpd.hier_info(533B)
--------dpd.rtlv_sg_swap.cdb(158B)
--------dpd.sld_design_entry_dsc.sci(134B)
--------dpd.cmp0.ddb(46KB)
--------dpd.tan.qmsg(34KB)
--------dpd.map.logdb(4B)
--------dpd.db_info(136B)
--------dpd.cmp2.ddb(39KB)
--------dpd.cmp.kpt(203B)
--------dpd.map.qmsg(5KB)
--------dpd.eds_overflow(4B)
--------dpd.psp(0B)
--------dpd.hif(554B)
--------dpd.fit.qmsg(22KB)
--------dpd.cbx.xml(85B)
--------dpd.cmp.rdb(13KB)
--------dpd.dbp(0B)
--------dpd.syn_hier_info(0B)
--------dpd.sim.qmsg(3KB)
--------dpd.(0).cnf.hdb(451B)
--------dpd.sim.vwf(5KB)
--------dpd.asm_labs.ddb(62KB)
--------wed.zsf(93B)
--------dpd.sgdiff.cdb(884B)
--------dpd.(0).cnf.cdb(957B)
--------dpd.pre_map.hdb(5KB)
--------dpd.cmp.cdb(3KB)
--------dpd.cmp.tdb(2KB)
----dpll.v(486B)
----dpd.tan.summary(1KB)
----doc.v(1KB)
----dpd.v(748B)
----dpd.done(26B)
----dlf.v(707B)
----dpd.sim.rpt(10KB)
----dpd.qsf(2KB)
----dpd.map.smsg(125B)
----dpd.sof(148KB)
----dpd.vwf(4KB)
----dpd.tan.rpt(17KB)
----top.v(631B)
----dpd.fit.rpt(67KB)
----dpd.pof(512KB)