近期在接触 VHDL,首先要本好书,个人觉得
1)《VHDL for engineer》 VHDL 大学实用教程 (这个名字翻译的无语。。。)
2)估计verilog的作者的 bhasker的VHDL也不错 <A VHDL primeer>,因为我喜欢他的verilog <A Verilog Primer, Third Edition>
Std_ulogic 中u的含义,unresovled,表示不能多信号重复驱动同一个net
Std_logic则是resolved,其定义
Subtype std_logic is resolved std_ulogic
其取值范围与std_ulogic相同,作为子类型,所有为std_ulogic定义的操作和函数都适合std_logic,std_ligc的resolutio函数(resolved)在程序包STD_LOGIC_1164中被定义,即使在多重信号驱动下也会有明确的值,适于三态,IEEE Std 1164推荐使用std_logic替代std_ulogic,原因是希望仿真器能对resolved类型信号进行更加准确有效的仿真 (??这句话不明白) 摘自<VHDL for Engineers>page59