整理一下在电研院学的si （虽然彩超的si在频率15Mhz以上后，si是失真的。昨晚遇到孔大哥也是这样说的，板级仿真，要layout过硬，然后找到合适的top test point）
Allegro PCB SI设计流程包括6个步骤：
1.预布局。
该部分的内容主要是使用Allegro PCB SI中的数据库设置向导完成电路板数据库的正确设置，以确保顺利完成下一步的解空间分析。
2.解空间分析
解空间分析是cadence SI仿真中内容最多的部分，也是最关键的部分。该部分在SigXplorer仿真工具中完成。
在Allegro PCB SI中，从未布线的PCB中抽取拓扑结构，并在SigXplorer中对其进行仿真。结合仿真报告中的数据和仿真波形，分析仿真结果。
在熟悉了仿真步骤之后，最主要的工作就是确定你的设计要求，并依据此要求判断之前的仿真结果是否满足你的设计要求。
将仿真得到的约束条件嵌入到你的SigXplorer拓扑结构中，并保存为模版。至此完成了解空间分析。
3.约束驱动布局
使用trace模型构建拓扑结构以使其更接近实际情况。然后在Allegro PCB SI中导入解空间分析中的拓扑结构模版（也称为ECSet），将ECSet中的约束条件用于Allegro PCB SI中PCB上的网络，完成约束驱动布局。
4.约束驱动布线
5.后布线DRC
后布线DRC的目的是修改布线过程中产生的DRC错误
6.后布线分析
后布线分析主要是执行串扰仿真等，以确保最严酷情况下的正常运行。
实际上，由于PCB的密度可能是的约束条件看起来过于苛刻，导致实际布线不能满足设计规则的要求。遇到这种情况时，把PCB返回给SI工程师，以确定约束条件是否可以放宽。此时使用更宽松的约束来分析拓扑结构，如果信号分析的结果可以满足设计要求，则将修改约束条件。并随时修改拓扑结构模版，重新应用ECSet修改PCB中的DRC 错误。
这个说了是没有用的。。。得拿电脑主板做实验。