多周期CPU(verilog实现/含实验文档)

【文件属性】：
文件名称：多周期CPU(verilog实现/含实验文档)
文件大小：401KB
文件格式：ZIP
更新时间：2021-12-27 04:53:05
VERILOG CPU 多周期CPU(verilog实现/含实验文档) 开发平台为ISE，实验文档中包含状态机示意图和线路连接图

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Lab6 多周期CPU.docx
lab6 多周期CPU
----mem.coe(527B)
----Mux_MemtoReg.v(746B)
----Register_Data.v(710B)
----Register_File.v(919B)
----Mux4_1.v(693B)
----Mux_RegDst.v(735B)
----PC.v(698B)
----Sign_Extend.v(688B)
----Register_Instr.v(730B)
----ALU.v(961B)
----Mux_PCSrc.v(781B)
----Register_ALUOut.v(747B)
----Mux_ALUSrcA.v(749B)
----CPU.v(3KB)
----Mux_ALUSrcB.v(975B)
----Register_A.v(837B)
----Memory.v(729B)
----control.v(4KB)
----Mux_lorD.v(823B)