EDA大作业--含异步清零和同步时钟的模可变计数器设计（VHDL）

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文件名称：EDA大作业--含异步清零和同步时钟的模可变计数器设计（VHDL）

文件大小：141KB

文件格式：DOC

更新时间：2012-11-29 06:38:52

含异步清零和同步时钟的模可变计数器设计

CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。