10进制计数器VHDL代码

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文件名称：10进制计数器VHDL代码

文件大小：598B

文件格式：TXT

更新时间：2016-01-13 09:36:58

计数器 VHDL

10进制计数器VHDL代码 Library IEEE; Use IEEE.STD_LOGIC_1164.ALL; Use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter_10 is Port( reset : in std_logic; clock : in std_logic; num_out : out std_logic_vector(3 downto 0) ); end counter_10; architecture Behavior of counter_10 is signal temp: std_logic_vector(3 downto 0); begin num_out <= inner_reg; process(clock,reset)