4-16译码器VHDL语言设计

时间：2013-12-06 11:17:53
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文件名称：4-16译码器VHDL语言设计

文件大小：1KB

文件格式：VHD

更新时间：2013-12-06 11:17:53

4-16译码器

4-16译码器VHDL语言设计， library ieee; use ieee.std_logic_1164.all; entity cjg4_16 is port(DATA:in std_logic_vector(3 downto 0); EN :in std_logic; Y:out std_logic_vector(15 downto 0)); end entity cjg4_16; architecture arch1 of cjg4_16 is begin process(en,data)

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网友评论

  • 代码写的还行，稍调一下能在实验箱上跑。
  • 代码有点小问题，运行没通过。
  • 程序不错，很好用~
  • 程序写的不错，调试成功了

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