文件名称:数字逻辑实验报告
文件大小:6.76MB
文件格式:DOC
更新时间:2021-01-19 05:59:51
数字逻辑
一位全加器(综合验证性) 一位8421BCD码转换成余3码(综合设计性)三位纽环计数器(综合设计性) 四位二进制数左移、右移同步时序逻辑电路(综合设计性)
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数字逻辑
一位全加器(综合验证性) 一位8421BCD码转换成余3码(综合设计性)三位纽环计数器(综合设计性) 四位二进制数左移、右移同步时序逻辑电路(综合设计性)