文件名称：vhdl任意整数分频模块
文件大小：2KB
文件格式：RAR
更新时间：2014-06-02 06:57:08
VHDL 分频
vhdl任意整数分频模块,功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。,--//若分频系数为偶数，则输出时钟占空比为50%； --//若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 --//频系数（当输入为50%时，输出也是50%）。
【文件预览】：
int_div
----int_div.bsf(2KB)
----int_div.vhd(3KB)