文件名称：verilog 实现数字钟
文件大小：277KB
文件格式：RAR
更新时间：2012-09-02 18:19:55
verilog 数字钟
自己编写的verilog数字钟 经过硬件验证
【文件预览】：
时钟
----clock.asm.rpt(6KB)
----clock.fit.rpt(63KB)
----clock.map.summary(357B)
----clock.pin(15KB)
----clock.tan.summary(1KB)
----clock.tan.rpt(93KB)
----clock.qpf(907B)
----db()
--------clock.pre_map.cdb(6KB)
--------clock.sgdiff.hdb(8KB)
--------clock.tan.qmsg(34KB)
--------clock.sgdiff.cdb(8KB)
--------clock.cbx.xml(87B)
--------clock.eco.cdb(161B)
--------clock.(0).cnf.hdb(2KB)
--------clock.fit.qmsg(18KB)
--------prev_cmp_clock.fit.qmsg(17KB)
--------clock.hier_info(3KB)
--------clock.cmp0.ddb(54KB)
--------clock.rtlv_sg_swap.cdb(178B)
--------prev_cmp_clock.asm.qmsg(2KB)
--------clock.syn_hier_info(0B)
--------clock.cmp.rdb(18KB)
--------clock.cmp.logdb(4B)
--------clock.asm_labs.ddb(9KB)
--------clock.sld_design_entry.sci(154B)
--------clock.map.logdb(4B)
--------clock.tis_db_list.ddb(174B)
--------clock.rtlv_sg.cdb(6KB)
--------clock.map.hdb(8KB)
--------prev_cmp_clock.qmsg(64KB)
--------clock.pre_map.hdb(8KB)
--------clock.cmp.cdb(30KB)
--------prev_cmp_clock.map.qmsg(12KB)
--------clock.map.qmsg(13KB)
--------clock.hif(777B)
--------clock.psp(0B)
--------clock.rtlv.hdb(8KB)
--------clock.map.cdb(9KB)
--------clock.(0).cnf.cdb(7KB)
--------clock.db_info(137B)
--------clock.sld_design_entry_dsc.sci(154B)
--------prev_cmp_clock.tan.qmsg(32KB)
--------clock.cmp.tdb(28KB)
--------clock.dbp(0B)
--------clock.signalprobe.cdb(328B)
--------clock.cmp.hdb(9KB)
--------clock.asm.qmsg(2KB)
--------clock.pss(0B)
----clock.v.bak(2KB)
----clock.flow.rpt(5KB)
----clock.qsf(3KB)
----clock.qws(714B)
----clock.done(26B)
----clock.fit.smsg(334B)
----clock.dpf(239B)
----clock.cdf(347B)
----clock.pof(8KB)
----clock.map.rpt(20KB)
----clock.v(2KB)
----clock.fit.summary(361B)