FPGA课程设计,数字时钟,verilog编写 时间:2023-01-25 02:18:38 【文件属性】: 文件名称:FPGA课程设计,数字时钟,verilog编写 文件大小:11.41MB 文件格式:ZIP 更新时间:2023-01-25 02:18:38 verilog 课程设计 数字时钟 FPGA使用verilog硬件语言编写的数字时钟,包含功能:整点提示,校准时钟,六位显示,内部还含有测试文件,使用的时modelsim仿真软件进行仿真。 立即下载