文件名称：用verilog写的一个分频器
文件大小：254KB
文件格式：RAR
更新时间：2013-10-24 16:18:12
verilog 分频器
用verilog写的一个分频器，具有异步清零，同步置数，可实现任意分频
【文件预览】：
zy
----zy_wave.fdo(143B)
----zycs.v(1KB)
----_xmsgs()
----zy_summary.html(3KB)
----vsim.wlf(320KB)
----compxlib.log(2KB)
----zy.udo(105B)
----work()
--------glbl()
--------@_opt()
--------@_opt1()
--------zycs()
--------zy()
--------_vmake(26B)
--------_temp()
--------_info(876B)
----zycs.udo(107B)
----compxlib.log.bak(2KB)
----modelsim.ini.bak(51KB)
----debug.reports.xml(175B)
----vsim_stacktrace.vstf(2KB)
----transcript(741B)
----zy.ise(50KB)
----zycs_wave.fdo(145B)
----zy.fdo(354B)
----zy.v(1KB)
----zy.gise(4KB)
----.compxlib.cfg(4KB)
----modelsim.ini(51KB)
----compxlib.cfg(5KB)
----zy.xise(2KB)
----.cxl.mti_se.version(69B)
----zy_xdb()
--------tmp()