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文件名称：单总线CPU设计(定长指令周期3级时序)(HUST)通关全码
文件大小：34KB
文件格式：ZIP
更新时间：2022-12-08 12:00:28
计算机组成原理 头歌 通关全码 实验
本实训项目帮助学生理解定长指令周期三级时序系统的设计，能利用该时序构造硬布线控制器，支持5条典型MIPS指令在单总线CPU上运行，最终CPU能运行内存冒泡排序。
第1关MIPS指令译码器设计
第2关定长指令周期---时序发生器FSM设计
第3关定长指令周期---时序发生器输出函数设计
第4关硬布线控制器组合逻辑单元
第5关定长指令周期---硬布线控制器设计
第6关定长指令周期---单总线CPU设计
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