文件名称：镁光 最新DDR4 仿真模型
文件大小：1.05MB
文件格式：7Z
更新时间：2022-12-11 12:30:03
DDR
镁光的DDR4仿真模型，可适用于VCS、ncverilog和modelsim
【文件预览】：
镁光 2018 ddr4_verilog_models
----protected_modelsim()
--------proj_package.sv(20KB)
--------readme_dimm.txt(4KB)
--------arch_defines.v(865B)
--------dimm_interface.sv(32KB)
--------run_modelsim(21B)
--------arch_package.sv(55KB)
--------modelsim_dimm.do(2KB)
--------memory_file.txt(1KB)
--------tb.sv(26KB)
--------dimm.vh(2KB)
--------StateTableCore.svp(216KB)
--------StateTable.svp(7KB)
--------dimm_tb.sv(46KB)
--------subtest.vh(17KB)
--------modelsim.do(2KB)
--------interface.sv(966B)
--------timing_tasks.sv(24KB)
--------dimm_subtest.vh(14KB)
--------MemoryArray.svp(21KB)
--------readme.txt(5KB)
--------ddr4_model.svp(210KB)
----protected_ncverilog()
--------proj_package.sv(20KB)
--------readme_dimm.txt(4KB)
--------arch_defines.v(865B)
--------dimm_interface.sv(32KB)
--------arch_package.sv(55KB)
--------memory_file.txt(1KB)
--------tb.sv(26KB)
--------dimm.vh(2KB)
--------StateTableCore.svp(216KB)
--------run_ncverilog(171B)
--------run_dimm_ncverilog(181B)
--------StateTable.svp(8KB)
--------dimm_tb.sv(46KB)
--------subtest.vh(17KB)
--------interface.sv(966B)
--------timing_tasks.sv(24KB)
--------dimm_subtest.vh(14KB)
--------MemoryArray.svp(21KB)
--------readme.txt(5KB)
--------ddr4_model.svp(213KB)
----protected_vcs()
--------proj_package.sv(20KB)
--------readme_dimm.txt(4KB)
--------arch_defines.v(865B)
--------dimm_interface.sv(32KB)
--------arch_package.sv(55KB)
--------memory_file.txt(1KB)
--------run_vcs(161B)
--------tb.sv(26KB)
--------dimm.vh(2KB)
--------StateTableCore.svp(219KB)
--------StateTable.svp(6KB)
--------dimm_tb.sv(46KB)
--------run_dimm_vcs(304B)
--------subtest.vh(17KB)
--------interface.sv(966B)
--------timing_tasks.sv(24KB)
--------dimm_subtest.vh(14KB)
--------MemoryArray.svp(21KB)
--------readme.txt(5KB)
--------ddr4_model.svp(212KB)