文件名称：WISHBONE接口的UART（Verilog实现）
文件大小：279KB
文件格式：ZIP
更新时间：2013-01-15 13:30:38
UART 软核 verilog wishbone
WISHBONE接口的UART（Verilog实现） 内部包含说明文档、源代码、测试平台和工程文件 学习verilong非常好的资料
【文件预览】：
RD1042
----testbench()
--------eval_params.v(148B)
--------Transmit_test.v(11KB)
--------uart_tb.v(8KB)
--------Receive_test.v(8KB)
----docs()
--------rd1042_readme.txt(7KB)
--------rd1042.pdf(376KB)
----source()
--------UART_VhdlWrapper.vhd(4KB)
--------modem.v(4KB)
--------system_conf.v(31B)
--------txcver_fifo.v(4KB)
--------uart_core.v(11KB)
--------intface.v(19KB)
--------rxcver.v(19KB)
--------rxcver_fifo.v(5KB)
--------txmitt.v(16KB)
----project()
--------XO()