altera标准SRD SDRAM控制器参考设计-verilog

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文件名称：altera标准SRD SDRAM控制器参考设计-verilog

文件大小：758KB

文件格式：ZIP

更新时间：2011-10-14 13:18:58

altera SDRAM控制器 verilog

altera标准SRD SDRAM控制器参考设计

【文件预览】：
simulation
----sdr_sdram_tb.v(22KB)
sdr_sdram.pdf
readme_sdr_sdram.txt
source
----PLL1.v(5KB)
----sdr_data_path.v(3KB)
----Params.v(935B)
----Command.v(17KB)
----altclklock.v(8KB)
----sdr_sdram.v(7KB)
----control_interface.v(8KB)
----compile_all.v(206B)
doc