异步fifo乒乓操作RTL设计

时间:2022-08-23 16:56:49
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文件名称:异步fifo乒乓操作RTL设计

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更新时间:2022-08-23 16:56:49

verilog fpga

1、设计了一个异步模块,该模块可以自定义数据位宽与数据深度,且可以输出可读数据数与已写数据数,当然用户也可以自定义满阈值数。 2、设计了两级fifo缓存器,当然在此基础上你也可以进行扩展与沿伸。 3、注意:此设计的读时钟应该比写时钟要快,否则会丢失一部分数据。


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