异步fifo设计

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文件名称：异步fifo设计

文件大小：161KB

文件格式：DOC

更新时间：2014-11-27 15:11:07

异步fifo FPGA Verilog ASIC

基于verilog的异步fifo设计，有效解决亚稳态的问题，有空满标志，输出加寄存。