Verilog 实现一位ALU 和 两位ALU（带项目文件和代码）

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文件名称：Verilog 实现一位ALU 和 两位ALU（带项目文件和代码）

文件大小：647KB

文件格式：7Z

更新时间：2022-07-01 22:48:45

verilog ALU

资源先实现一位ALU单元，有多种功能 两位的ALU通过级联两个一位ALU实现，当然也可以自己多连几个 里面有代码和报告，总体来说不复杂 这是课程的小作业，本人还在学习Verilog，代码可能不是很好看，大家可以自己改进