电设实验：多功能数字时钟设计

【文件属性】：

文件名称：电设实验：多功能数字时钟设计

文件大小：245KB

文件格式：DOC

更新时间：2014-06-29 07:03:17

Verilog quartusII 源代码 计时 报时

电设实验 Verilog分模块分层次设计 FPGA