DDS基于Verilog语言实现

【文件属性】：

文件名称：DDS基于Verilog语言实现

文件大小：5KB

文件格式：SV

更新时间：2022-05-06 23:17:26

文档资料

代码默认的输入时钟是50MHZ，freq_wave直接输入想要产生的波形的频率即可，单位是HZ。输出时钟是输出数据的同步时钟，用于同步采样DDS输出的数据，当然也可以不理会这个时钟，使用异步采样。