文件名称：节将详细讨论-university physics 13th edition solution manual
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更新时间：2024-07-01 03:36:57
PCIe
译码时间 Margin 不足的问题，从而提高 PCI-X 总线的频率。PCI-X 1.0 总线可以使用的最高总 线频率为 133MHz，而 PCI-X 2.0 总线可以使用的最高总线频率为 533Mhz，远比 PCI 总线使 用的总线频率高。 除了信号传送协议外，PCI-X 总线在进行 DMA 读写时，可以不进行 Cache 共享一致性操 作，而 PCI 总线进行 DMA 读写时必须进行 Cache 一致性操作。在某些特殊情况下，DMA 读 写时进行 Cache 共享一致性不但不能提高总线传送效率，反而会降低。第 3.3 节将详细讨论 与 Cache 一致性相关的 PCI 总线事务。 此外 PCI-X 总线还支持乱序总线事务，即 Relaxed Ordering，该总线事务被 PCIe 总线继 承。对于某些应用，PCI-X 设备使用 Relaxed ordering 方式，可以有效地提高数据传送效率。 但是支持Relaxed Ordering的设备，需要较多的数据缓存和硬件逻辑处理这些乱序，这为 PCI-X 设备的设计带来了不小的困难。 1.5.3 基于数据块的突发传送 在 PCI 总线中，一次突发传送的大小为 2 个以上的双字，一次突发传送所携带的数据越 多时，突发传送的总线利用率也越高。 而 PCI 总线的突发传送仍然存在缺陷。在 PCI 总线中，数据发送端知道究竟需要发送多 少字节的数据，但是接收端并不清楚到底需要接收多少数据。这种不确定性，为接收端的缓 冲管理带来了较大的挑战。 为此 PCI-X 总线使用基于数据块的突发传送方式，发送端以 ADB(Allowable Disconnect Boundary)为单位，将数据发送给接收端，一次突发读写为一个以上的 ADB。采用这种方式， 接收端可以事先预知是否有足够的接收缓冲，接收来自发送端的数据，从而可以及时断连当 前总线周期，以节约 PCI-X 总线的带宽。在 PCI-X 总线中，ADB 的大小为 128B。 由于 ADB 的引入，PCI 总线与 Cache 相关的总线事务如 Memory Read Line、Memory Read Multiline 和 Memory Write and Invalidate，都被 PCI-X 总线使用与 ADB 相关的总线事务替代。 因为通过 ADB，PCI-X 桥(HOST 主桥)可以准确地预知即将访问的数据在 Cache 中的分布情况。 PCI-X 总线还增加了一些其他特性，如在总线事务中增加传送字节计数，限制等待状态 等机制，并增强了奇偶校验的管理方式。但是 PCI-X 总线还没有普及，就被 PCIe 总线替代。 因此在 PC 领域和嵌入式领域很少有基于 PCI-X 总线的设备，PCI-X 设备仅在一些高端服务器 上出现。因此本节不对 PCI-X 总线做进一步描述。事实上，PCI-X 总线的许多特性都被 PCIe 总线继承。