文件名称：friscv:RISCV CPU
文件大小：123KB
文件格式：ZIP
更新时间：2024-04-23 10:54:11
SystemVerilog
FRISCV：wa 概述 FRISCV是的SystemVerilog实现。 这项工作正在进行中...请调整！ 执照 该IP内核已获得MIT许可。 它几乎授予使用，修改和分发这些资源的所有权利。 但是，如果您添加了功能并进行了修复，请考虑为该核心做出贡献并提供更新，将不胜感激:)
【文件预览】：
friscv-master
----test()
--------base_testsuite()
--------rtl_unit_tests()
----.svls.toml(65B)
----LICENSE(1KB)
----rtl()
--------friscv_rv32i.sv(6KB)
--------friscv_rv32i_alu.sv(3KB)
--------friscv.sv(300B)
--------friscv_registers.sv(5KB)
--------friscv_scfifo_ram.sv(821B)
--------friscv_rv64i.sv(3KB)
--------friscv_scfifo.sv(2KB)
--------friscv_rv32i_decoder.sv(6KB)
--------friscv_rv32i_control.sv(12KB)
--------scram.sv(2KB)
--------friscv_h.sv(3KB)
----TODO.md(1KB)
----doc()
--------isa_vol1_chap2_fig2.2.jpg(135KB)
--------friscv.drawio(4KB)
--------toolchain.md(2KB)
--------isa_vol1.md(13KB)
----.gitignore(2KB)
----.svlint.toml(823B)
----journey.md(2KB)
----README.md(400B)