文件名称：riscv-cpu:简单的单周期RISC-V CPU
文件大小：653KB
文件格式：ZIP
更新时间：2024-04-30 02:58:14
Verilog
单周期CPU 简单的单周期RISC-V CPU 目录 目录结构 ├── Core │ ├── ALU │ │ ├── AddSubUnit │ │ │ ├── add_sub32.v │ │ │ └── CLA │ │ │ ├── cla_16bit.v │ │ │ ├── cla_32bit.v │ │ │ ├── cla_4bit.v │ │ │ └── cla_8bit.v │ │ ├── alu.v │ │ └── Shifter │ │ └── shifter.v │ ├── control_unit.v │ ├── dff.v │ ├── imm_decode.v │ ├── mux.v │ ├── regfi
【文件预览】：
riscv-cpu-master
----README.md(11KB)
----CPU()
--------sc_cpu.v(804B)
--------Data_Mem()
--------Instruction_Mem()
--------Core()
----Diagrams()
--------Core.jpg(1.01MB)
--------sc_cpu_top.jpg(389KB)