文件名称：臂式
文件大小：476KB
文件格式：ZIP
更新时间：2024-03-16 00:12:46
Verilog
ARM是精简指令集计算机，该项目是使用给定的指令集列表和常规管道结构来实现的。 它用Verilog编写，在ModelSim中仿真，并在带有Quartus的FPGA上编程。 使用Quartus中的SignalTap工具进行了调试。 使用板载SRAM模块。
【文件预览】：
Piplined-ARM-main
----MEM_reg.v(482B)
----ALU.v(2KB)
----TB.v(200B)
----ControlUnit.v(1KB)
----IF_Stage_Reg.v(407B)
----ID_reg.v(1KB)
----ID.v(1KB)
----ARM.v(3KB)
----RegisterFile.v(682B)
----forward.v(607B)
----Readme.md(319B)
----TestBench.v(200B)
----WB.v(163B)
----ConditoinCheck.v(1KB)
----MUX2.v(114B)
----EX_reg.v(642B)
----Memory.v(468B)
----StatusRegister.v(232B)
----Hazard.v(389B)
----Val2Generator.v(1KB)
----Register_File.txt(1KB)
----Documentation()
--------Timing Analysis.jpg(112KB)
--------ARM.png(219KB)
--------Readme.md(320B)
--------ARM_Inst.png(126KB)
--------Compilation Report.jpg(92KB)
----MEM.v(232B)
----IF_stage.v(403B)
----InstructionMeM.v(3KB)
----EX.v(1KB)