文件名称：FPGA电路设计-详解webpack的proxytable无效的解决方案
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更新时间：2024-07-29 13:11:29
DSP+FPGA
3．4 FPGA电路设计 3．4．1 XC4VLX80的I／o设计 相对于DSP芯片的外部接口来说，FPGA的外部接口设计相对简单得多。 如果没有特殊的要求，不管在设计电路时FO接口是如何分配的，基本都可以 通过硬件编程的方式来实现所需要的功能。 、 在本设计中，需要注意之处有两点： 1．由于SDRAM工作需要外部时钟，在FPGA对其操作的时候需要独立 的时钟源。外部时钟如果要通过FPGA分配给SDRAM，在把时钟信号引入 FPGA的时候必须通过全局时钟(Globe Clock)。 2．由于XC4VLXS0的各种功能管脚十分丰富，为了设计方便，厂商在制 造时将其分为15个引脚Bank，每个Bank的引脚分布在BGA封装一个区域内。 虽然每个Bank的引脚功能没有太大的区别，但是为了保证同一器件不同信号 走线长度相似，在原理图设计时最好把来自同一器件的引线接在一个Bank内， 以保证器件工作的时序。 3．4．2 XC4VLX80的配置 Xilinx FPGA的配置方式有四种，分别是主串模式(Master Serial)、从串模 式(Slave Serial)模式、Select M印模式和边界扫描模式(aoundary Scan)。在从串 模式中，FPGA接受来自外部PROM或其他器件的串行配置数据，在外部时钟 CCLK的作用下完成配置，多个FPGA可以连接成菊花链(Daisy-chain)，以便 从一个数据源中获得配置数据。在主串模式中，待配置的FPGA产生配置时钟 CCLK驱动外部串行PROM，从而读入配置数据。Virtex系列FPGA支持 SelectMap模式，其配置数据是并行的，因此是最快的配置模式。在SelectMap 模式下，FPGA接受来自外部的并行配置数据和配置时钟CCLK。边界扫描模 式(ep JTAG模式)通过mEEl 149．1 Test Access Port(即JTAG口)配置FPGA器件， 由于器件本身都有心口，因此可以节省管脚资源，在这种模式下，每个TCK 传送1 bit配置数据。 在本设计中，采用了主串模式和JTAG模式两种配置。JTAG模式主要用