文件名称：verilog 设计经验
文件大小：30KB
文件格式：DOC
更新时间：2018-06-16 15:07:43
verilog 设计
Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都 必须在always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列 表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将 会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起 所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来