Verilog--学习经验

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文件名称：Verilog--学习经验

文件大小：57KB

文件格式：DOC

更新时间：2021-09-05 07:41:50

Verilog

Verilog--学习经验， 1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过 后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对 要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。 2.代码规范。...