文件名称：利用CPLD提高FPGA加载速度 (2013年)
文件大小：705KB
文件格式：PDF
更新时间：2024-05-30 04:19:27
工程技术 论文
设备端的通信产品要求启动快，采用FPGA芯片时，加载时间要小于2 s，针对这个要求，介绍了企业中最常用的FPGA从串加载方案，提出了一种利用CPLD提高FPGA加载速度的方案，并就改进方案给出数据分析结果。该方案理论计算结果表明：当CPLD工作时钟33 MHz时，加载Altera公司的EP3C120 FPGA，加载所需时间1．65 s。CPLD工作时钟提高，加载时间会大幅缩短，完全满足通信产品的要求，且该方案便于移植，可以应用于任何型号的FPGA加载。