文件名称：Verilog HDL课件
文件大小：48.3MB
文件格式：ZIP
更新时间：2021-03-17 04:05:43
Verilog
Verilog HDL课件
【文件预览】：
Verilog HDL课件
----6行为建模2.ppt(2.68MB)
----9 使用Verilog_HDL进行逻辑综合.ppt(5.28MB)
----实验1 对按键计数.ppt(1.55MB)
----6任务和函数.ppt(2.64MB)
----7任务和函数.ppt(2.45MB)
----6行为建模.ppt(4.19MB)
----2深亚微米设计及验证.ppt(3.1MB)
----5数据流建模.ppt(3.77MB)
----10 计数器.ppt(3.39MB)
----4模块和门级建模.ppt(4.57MB)
----3基本概念.ppt(3.18MB)
----实验2 跳动的小球.ppt(3.66MB)
----12状态机.ppt(2.18MB)
----8实用建模与时序.ppt(4.56MB)
----14_模型设计优化 .pptx(443KB)
----14_模型设计优化 .ppt(2.55MB)
----1介绍.ppt(3.03MB)
----13vga()
--------vga竖条半红半绿.v(3KB)
--------vga显示红色.v(3KB)
--------13vga.ppt(6.76MB)
--------说明.docx(14KB)
----11锁相环.ppt(4.17MB)